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    Ein Speicherchip und ein Verfahren zum Betreiben eines Chips mit einer Anzahl von Speicherbanken, die rückwärtskompatibel mit einer Steuerung sein sollen, die entworfen ist, um einen Chip mit einer geringeren Anzahl von Banken zu betreiben. Um dies zu erreichen, wird eine Steuerung (Steuer-Bit) auf dem Chip-Modusregistersatz (MRS) erzeugt, die eine entsprechende Logik in dem Chip aktiviert, um eines der Bits zu einer Position des Bank-ID-Feldes zu bewegen, das verwendet wird, um eine Speicherzelle zu adressieren, wie z. B. eines der Zeilenadressbits. Dies liefert eine größere Anzahl von Bank-ID-Bits, um Speicherbanken eines Chips auszuwählen, so dass ein Chip mit einer größeren Anzahl von Banken einen Befehl annehmen kann, der durch eine Steuerung geliefert wird, die entworfen ist, um einen Chip mit einer geringeren Anzahl von Banken zu betreiben, und die ein Format mit einer geringeren Anzahl von Bank-ID-Bits aufweist.
    公开号:DE102004027121A1
    申请号:DE200410027121
    申请日:2004-06-03
    公开日:2005-01-13
    发明作者:William Wu Los Altos Shen
    申请人:Infineon Technologies AG；
    IPC主号:G11C8-12
    专利说明:
    [0001] DieErfindung bezieht sich auf einen Mehrfachbankspeicherchip, der miteiner Steuerung arbeiten kann, die zum Steuern eines Chips entworfenist, der eine geringere Anzahl von Banken aufweist, und ein Verfahrenzum Betreiben eines solchen Chips.
    [0002] DieVerwendung von dynamischen Direktzugriffsspeicherchips (DRAM-Chips;DRAM = dynamic random access memory) ist auf dem Gebiet der Computerbekannt. Jeder Speicherchip enthältzumindest eine Bank einer Mehrzahl von Speicherzellen, die in einemZeilen- und Spaltenarray angeordnet sind. Jede Zelle kann eine Anzahlvon Datenbits enthalten. Währenddie Speichertechnik weiterentwickelt wurde, hat sich die Kapazität von Chipserhöht.Zum Beispiel weisen aktuelle synchrone DRAM-Speicherchips (SDRAM-Speicherchips)eine Mehrzahl von internen Banken der Speicherzellen auf, z. B.vier oder acht, wobei jede Bank das Zeilen- und Spaltenarray derSpeicherzellen aufweist. Eine individuelle Zelle einer Speicherbankeines Mehrfachbankchips wird adressiert zu Zwecken des Lesens oderSchreibens von Daten durch zuerst Auswählen der Speicherbank und dannAdressieren der Zeile und Spalte der Zelle in der ausgewählten Bank.Das Adressieren wird erreicht durch eine Speichersteuerung außerhalbdes Chips, die häufigauf einer Computersystemplatine angeordnet ist, wie z. B. der Hauptplatineeines Personalcomputers.
    [0003] InterneSDRAM-Chipbanken eines Speichers sind separate Entitäten. Diesermöglichtes der Speichersteuerung, mehrere Lese/Schreib-Anforderungen gleichzeitigzu betreiben, wobei jede Anforderung eine ausgewählte Bank adressiert.
    [0004] Wenneine Speicherzelle einer bestimmten Speicherbank des Chips adressiertwird, muss die Speichersteuerung Bankidentifikationsbits, „Bank-ID-Bits", mit jeder Speicher-Befehl/Adresse erzeugen,so dass der Chip die Speicherbank kennt, für die die Adresse und die Befehlevorgesehen sind.
    [0005] EinSDRAM-Chip weist ein chipinternes Modusregister auf, das durch dieexterne Steuerung mit den Bankauswahlbits (Bank-ID-Bits) und derZellenadresse und den -befehlen programmiert wird. Der Satz aus Adress-/Befehlsbits,der zu dem Chipmodusregister geliefert wird, wird häufig alsein „Modusregistersatz" (MRS) bezeichnet.Die Details der MRS-Bits,wie z. B. Lese- und Schreibbefehle, Burst-Länge und Burst-Typ, die verwendetwerden, um verschiedene Funktionen für unterschiedliche Typen vonChips auszuführen,wie z. B. DRAMs, sind in der Technik bekannt und nur die Chipfunktionen,die zum Beschreiben der Erfindung erforderlich sind, werden hiervorgelegt.
    [0006] Alsein Beispiel zum Unterstützender Erklärungder Erfindung wird ein Chip mit einer Kapazität von 1 Gb betrachtet, dervier Speicherbanken aufweist. Um Daten aus einer Speicherzelle einerBank des Chips zu lesen, werden zwei Befehle benötigt. Das Format des Befehlsund der Adresse des Chip-MRS wird wie folgt vorgelegt: DiagrammA
    [0007] DieLegenden, die in dem obigen Diagramm verwendet werden, die relativherkömmlichsind, werden nachfolgend zusammen mit anderem erklärenden Materialerklärt,in Bezug auf den bestimmten Chip, der betrachtet wird. CKE – aktiviertdas System-CLK- (Clock-; Clock = Takt) Signal, wenn dasselbe hoch(H) ist, und deaktiviert das CLK-Signal, wenn dasselbe niedrig (L)ist. Dies kann verwendet werden, um entweder einen Leistungsabschaltmodus(Power Down), einen Unterbrechungsmodus (Suspend) oder einen Selbstauffrischmodus(Self Refresh) zu initiieren. CS – gibt den Befehlsdecodiererfrei, wenn dasselbe niedrig (L) ist, und sperrt den Befehlsdecodierer,wenn es hoch (H) ist. Wenn der Befehlsdecodierer gesperrt ist, werdenneue Befehle ignoriert, aber vorangehende Operationen werden fortgesetzt. A0–A15 – die Bitsdes Adressbusses. Der SDRAM unterteilt die Speicherarrayadressein Zeilenund Spaltenadressen, und diese Adressen werden durch Multiplex-Zeilen-und -Spalten-Adressenzu unterschiedlichen Zeiten auf dem Adressbus gesendet. Zum Beispielweist ein 512-Mb-Chip Bits A0–A13für Zeilenadressbitsund A0–A9,A11 fürSpaltenadressbits auf. RAS – Zeilenadressauswahl. Während einesBank-Aktiv-Befehlszyklusdefinieren die Adressbits A0–A12die Zeilenadresse (RA0–RA12),wenn dieselbe an der ansteigenden Taktflanke abgetastet wird. CAS – Spaltenadressauswahl.Bits A0–A9und A11–A15.Die Anzahl der Bits der Spaltenadresse hängt von der Anzahl von Speicherzellenab, die durch die Zeilenadressbits aktiviert werden. Üblicherweise,wenn die Kapazitätvon DRAM-Chips größer wird,bleibt die Größe jederZeile relativ konstant, aufgrund einer Speicherleistungsberücksichtigung.Daher weist die Spaltenadresse üblicherweiseweniger Bits auf als eine Zeilenadresse. WE – Schreibfreigabe.Wenn sie aktiv ist, zeigt sie die Schreiboperation der adressiertenSpaltenspeicherzelle an. BA – Bankadressfeld. Ein Vierbank-DRAM-Chip-MRSweist zwei Bank-ID-Bits BA0, BA1 auf, um auszuwählen, auf welche der vier Bankenein Befehl zutrifft. Ein Achtbankchip würde drei Bank-ID-Bits BA0,BA1, BA2 aufweisen. A10 (= AP) – Wird verwendet, um die Autovorladeoperationam Ende des Burst-Lese- oder -Schreib-Zyklus aufzurufen. Wenn A10hoch ist, wird das Autovorladen ausgewählt und die Bank-ID-Bits BA0,BA1 definieren die Bank, die vorgeladen werden soll. Wenn A10 niedrigist, ist die Autovorladung gesperrt. Während eines Vorladebefehlszykluswird A10 (= AP) in Verbindung mit den Bank-ID-Bits BA0 und BA1 verwendet,um zu steuern, welche Bank oder Banken vorgeladen werden sollen.Wenn A10 hoch ist, werden alle vier Banken vorgeladen, unabhängig vondem Zustand von BA0 und BA1. Wenn A10 niedrig ist, dann werden BA0und BA1 verwendet, um zu definieren, welche Bank vorgeladen werdensoll.
    [0008] 1 zeigt einen Teil einestypischen Vierbankchips 10, wie er z. B. in einem DDR2-512-Mb-Chipangetroffen wird. Nur die Teile der Chipadresslogik und der Schaltungen,die fürdie Erfindung wesentlich sind, sind gezeigt. Die Lese- und Schreibfunktionensind Standard und sind weggelassen. Der Chip 10 wird durch eineexterne Steuerung 60 betrieben. Der Chip 10 weistvier Speicherbanken auf, 12-0, 12-1, 12-2 und 12-3, wobeijede Bank eine Mehrzahl von Speicherzellen aufweist, die in Zeilenund Spalten angeordnet sind. Die Zelle einer Speicherbank 12 wirdadressiert durch Anweisungen, die durch eine externe Steuerung 60 geliefert werden.Das heißt,die Steuerung 60 ist nicht Teil des Chips und ist üblicherweisein einem anderen Teil des Computers angeordnet, in dem der Chip 10 verwendetwird. Jede Speicherbank 12 weist entsprechende Erfassungsverstärker 13 aufund gibt zu einer Eingabe/Ausgabe-(I/O-)Torsteuerungsmaskenlogikschaltung 15 aus.All das ist allgemein üblich.
    [0009] DieSteuerung 60 erzeugt Anweisungen für nur zwei Bank-ID-Bits, BA0 und BA1.Sie ist somit entworfen, um mit einem Chip betrieben zu werden,in dem nicht mehr als vier Speicherbanken vorliegen. Signale, wiez. B. jene, die im Diagramm A oben bezeichnet wurden, werden alsAnweisungen von der externen Steuerung 60 an eine Chipsteuerungslogikschaltung 20 angewendet,die einen Befehlsdecodierer 22 umfasst, der die Anweisungenvon der Steuerung 60 decodiert. Es liegt ferner ein Adressregister 30 vor,in das die Adressbits A0–A12und die zwei Bank-ID-Bits BA0 und BA1 eingegeben und gespeichertwerden.
    [0010] DieBankauswahl-ID-Bits BA0 und BA1 aus dem Adressregister 30 werdenan eine Banksteuerungslogikschaltung 34 angewendet, umzu bestimmen, welche der vier Banken 12-0, 12-1, 12-2 und 12-3 für eine Lese-oder Schreiboperation ausgewähltwerden soll. Abhängigdavon, welche der vier Banken ausgewählt wird, werden ferner einentsprechender Bankzeilendecodierer 40-0, 40-1, 40-2 und 40-3 sowieein entsprechender Bankspaltendecodierer 42-0, 42-1, 42-2 und 42-3 ausgewählt. Umeine Speicherzelle der ausgewähltenBank 12-0 bis 12-3 zuadressieren, werden die RAS- (row address select) Adressbits A0–A12 entsprechendan einen Zeilenadressmultiplexer 44 angewendet. Als nächstes werdendie CAS-(columnaddress select) Bits A0–A9,A11 und A12 an eine Spaltenadresszähler- und Latch-Schaltung 46 angewendet.Es liegt ferner eine Auffrischschaltung 48 vor, die dieChipspeicherzellentransistoren wiederauflädt (bei AP = A10). Lese- undSchreiboperationen werden an der ausgewählten Zelle einer Bank durchgeführt, durchAuswählenvon einer der vier Banken 12-0 bis 12-3, durchVerwenden der zwei Bank-ID-Bits BA0, BA1 und der Spalten- und Zeilenadressen.
    [0011] DiagrammeB1 und B2 zeigen einige der Details von zwei unterschiedlich großen Chips.Diagramm B1 stellt einen Vierbank-512-Mb-Chip mit den Bank-ID-BitsBA0 und BA1 dar. Das Autovorladen tritt bei A10 auf,wobei die Zeilenadressen RAS von A0–A13 sind und die SpaltenadressenCAS bei A0–A9,A11 vorliegen. Diagramm B2 stellt einen Vierbankchip mit einer Kapazität von 1Gb dar. Daher weist er ein zusätzlichesBit A0–A14für dieZeilenadresse auf.
    [0012] Wennsich die Anzahl von Speicherbanken eines Chips erhöht, mussdie externe Speichersteuerung dies unterbringen. Dies bedeutet,dass eine zusätzlicheLogik- und I/O-(Input/Output) Unterstützung für das Bank-ID-BA-Feld bereitgestelltwerden muss. Zum Beispiel, wenn der Chip mehr als vier Speicherbankenaufweist, muss sich die Größe des Bank-ID-Feldes erhöhen. Wieoffensichtlich sein sollte, wenn die Speichersteuerung Anweisungenfür zweiBank-ID-Bits füreine Bankauswahl ausgibt, kann sie eine von vier Banken auf einemChip auswählen.Wenn die Speichersteuerung Anweisungen für drei Bank-ID-Bits ausgibt,kann sie eine von bis zu acht Banken auf einem Chip auswählen. Letzteresist bei Diagramm B2-1 gezeigt.
    [0013] EinProblem entsteht, wenn Chips mit einer großen Anzahl von Banken, z. B.acht, mit Speichersteuerungen verwendet werden sollen, die entworfenwurden, um mit Chips zu arbei ten, die eine geringere Anzahl vonBanken aufweisen, wie z. B. vier. Eine solche Steuerung wäre nur inder Lage, zwei Bank-ID-Bits BA0 und BA1 zu erzeugen. Daher wäre es wünschenswert,eine Lösungfür dasProblem der „Rückwärtskompatibilität" zu liefern, so dasseine bestehende Steuerung, wie z. B. eine, die entworfen ist, ummit Chips zu arbeiten, die vier Speicherbanken aufweisen, einenChip mit einer größeren Anzahlvon Banken betreiben kann, wie z. B. acht Banken. Entsprechend bestehtein Bedarf, in der Lage zu sein, einen Chip zu betreiben, der einegegebene Anzahl von Speicherbanken aufweist, durch eine Steuerung,die entworfen ist, um einen Chip mit einer geringeren Anzahl vonBanken zu betreiben.
    [0014] Esist die Aufgabe der vorliegenden Erfindung, einen Speicherchip undein Verfahren zum Auswählen einerSpeicherzelle in einem Chip mit verbesserten Charakteristika zuschaffen.
    [0015] DieseAufgabe wird durch einen Speicherchip gemäß Anspruch 1 und ein Verfahrengemäß Anspruch 8gelöst.
    [0016] DieErfindung ermöglichtdas Konfigurieren und Betreiben eines Chips mit einer Anzahl vonSpeicherbanken, die rückwärtskompatibelmit Steuerungen sind, die entworfen sind, um Chips mit einer geringerenAnzahl von Banken zu betreiben. Die Erfindung erreicht dies durchBereitstellen eines optionalen Steuer- (Bits) an dem Chip-Modusregistersatz(MRS; MRS = mode register set). Die Verwendung dieser Steuerungaktiviert die entsprechende Logik in dem Chip, um eines der Bitszu einer Position des Bank-ID-Feldes zu bewegen, das verwendet wird,um eine Speicherzelle zu adressieren, wie z. B. eines der Zeilenadressbits.Dies schafft eine größere Anzahlvon Bank-ID-Bits, um Speicherbanken eines Chips auszuwählen. Daher,gemäß der Erfindung,kann eine großeAnzahl von Bankchips einen Befehl akzeptieren, der durch eine Steuerunggeliefert wird, die entworfen ist, um einen Chip mit einer geringerenAnzahl von Banken zu betreiben und ein Format von weniger Bank-ID-Bitsaufweist.
    [0017] Gemäß der Erfindungwird z. B. ein SDRAM-Chip mit acht Banken betrachtet, der durcheine Steuerung betrieben wird, die entworfen ist, um Chips mit vierBanken zu betreiben. Ein Bit des Chip-MRS wird als eine Steuerungverwendet, um den Chip derart zu bezeichnen, dass er entweder indem Niedrigere-Anzahl-, z. B. Vierbank-, Modus oder dem Höhere-Anzahl-, z. B. Achtbank-,Modus vorliegt. Wenn der Chip in dem höheren Bankanzahlmodus betriebenwird, durch eine externe Steuerung, die dafür zweckgebunden ist, wie z. B.eine Steuerung, die Anweisungen für drei Bank-ID-Bits erzeugt,die eine von acht Banken auswählenkann, werden alle drei Bits des Bankadressregisters und alle Zeilen- oder Spaltenadressenauf die normale Weise betrieben. In dem niedrigeren Bankanzahlmoduskommen nur zwei Bank-ID-Bitsvon der externen Steuerung, die eine Speichersteuerung ist, dienur vier Bankoperationen unterstützt.In diesem Fall verwendet der Chip eine der Adressen als das dritteBank-ID-Bit und wendet die vollständige Drei-Bit-Bank-ID für sowohldie RAS- als auch die entsprechenden CAS-Operationen an, um eine der acht Bankenauszuwählen.Bei einem bevorzugten Ausführungsbeispielder Erfindung kann ein Zeilenadressbit als dieses dritte Bank-ID-Bitverwendet werden.
    [0018] DieseErfindung wird Bezug nehmend auf einen Chip vom SDRAM-Typ beschrieben,ist jedoch mit verschiedenen Speicherchips anwendbar, wie z. B.SDRAM, DDR1-SDRAM und DDR2-SDRAM,sowie einer weitere DRAM-Architektur mit einer Struktur mit mehrereninternen Banken, wo die Bankanzahlen unterschiedlich sind.
    [0019] BevorzugteAusführungsbeispieleder vorliegenden Erfindung werden nachfolgend Bezug nehmend aufdie beiliegenden Zeichnungen nähererläutert.Es zeigen:
    [0020] 1 ein schematisches Diagrammeines Abschnitts eines Vierbank-Speicherchips, der durch eine Vierbanksteuerungbetrieben wird;
    [0021] 2 ein schematisches Diagrammeines Speicherchips mit acht Banken;
    [0022] 3 ein schematisches Diagrammeines Achtbankchips, der mit einer Vierbanksteuerung betrieben wird,zu der Zeit des Bank-Aktivierungs-RAS-Befehls; und
    [0023] 4 ein schematisches Diagrammeines Achtbankchips, der mit einer Vierbanksteuerung betrieben wird,zu der Zeit des Bank-Lese/Schreib- und Vorlade-Befehls.
    [0024] InVerbindung mit einem bevorzugten Ausführungsbeispiel der Erfindungwird das Betreiben eines Chips mit hoher Bankanzahl betrachtet,z. B. eines mit acht Banken, durch eine Steuerung, die für einenChip mit einer geringeren Anzahl von Banken entworfen ist, z. B.eine Vierbanksteuerung, die Anweisungen nur für zwei Bank-ID-Bits BA0, BA1erzeugt. Wie nachfolgend beschrieben wird, nimmt der Chip ein Adressbitauf, z. B. das A14-Zeilenadressbit in einem Vierbankchip mit 1 GbGröße, zuraktiven Zeilenadressauswahl-(RAS-) Zeit. Dieses Bit wird gespeichert,wie z. B. durch eine Latch-Typ-Schaltung, zur Verwendung als das Bank-ID-BitBA2. Das A14-Bit wird das aus dem RAS aufgenommen und soll als eininternes BA2-Bit verwendet werden, zusammen mit den normalen Bank-ID-BitsBA0 und BA1 fürdiese RAS-Operation sowie die entsprechenden nachfolgenden Spalten-Lese-/Schreib-Operation(en)und die Vorladeoperation, in dieser „aktivierten" Zeile. Das bestimmteAdressbit A ... An der Zeilenadresse, das für das BA2-Bit verwendet werdensoll, kann nach Wunsch ausgewähltwerden.
    [0025] 2 ist ein schematischesDiagramm eines Teils eines Speicherchips 100, der achtSpeicherbanken 12-0 bis 12-7 aufweist, im Vergleichzu den vier Banken 12-0 bis 12-3 des Chips 10 aus 1. Es liegen acht entsprechendeZeilenadress-Decodierer und -Latches 40-0 bis 40-7 sowieacht Spaltenadressdecodierer 42-0 bis 42-7 für die Bankenvor. Die anderen Schaltungselemente aus 2 entsprechen jenen aus 1.
    [0026] Wennder Achtbankchip 100 durch eine Achtbanksteuerung (nichtgezeigt) betrieben wird, dann würdendrei Bank-ID-BitsBA0, BA1 und BA2 in dem MRS vorliegen. Das heißt, wenn mit einer Achtbanksteuerung gearbeitetwird, arbeitet der Chip insofern auf normale Weise, dass der Chip-MRSdie Drei-Bit-Bank-ID empfängt,die drei Bits BA0, BA1 und BA2 aufweist, sowie Zeilen- oder Spaltenadressen.Bei dem Beispiel der Erfindung, die beschrieben wird, soll der Achtbankchipdurch die Vierbanksteuerung 60 betrieben werden, die nurdie zwei Bank-ID-Bits BA0 und BA1 in dem Bank-ID-Feld des MRS erzeugt.Wenn mit einer Vierbanksteuerung gearbeitet wird, nimmt der Chipein Bit des MRS auf, z. B. das Adressbit A14 für einen Chip der Größe 1 Gb,zur Aktivierungs-(RAS-)Zeit. Dieses Bit wird gespeichert und alsdas Bankadressbit BA2 verwendet. Die Chipschaltungen erinnern sichan das Adressbit (A14) zusammen mit den anderen Bank-ID-Bits BA0und BA1. Zu der Lese/Schreib/Vorlade-Zeit wird das BA2-Bit (A14aus der Zeilenadresse bei dem Beispiel) als das BA2-Bankadressbitverwendet. Der Chip wird mit geeigneten Schaltungen bereitgestellt,die ordnungsgemäß konfiguriertsind, um dieses Verfahren durchzuführen.
    [0027] DieSpeichersteuerung arbeitet, um sicherzustellen, dass alle aktivenBanken geschlossen werden, bevor der Auffrischbefehl oder die Speichersteuerungeinen „Alles- Vorladen"-Befehl verwenden,um den Vorladezustand vor dem Auffrischen sicherzustellen.
    [0028] DiagrammC stellt das Bankauswahlformat von unterschiedlichen Steuerungendar, die entworfen sind, um mit vier und acht Bankchips verwendetzu werden. DiagrammC
    [0029] AbschnittI aus Diagramm C stellt einen Vierbankchip dar, der aus einer Vierbanksteuerungarbeitet, bei der ein Lesebefehl ausgeführt werden soll. Zu der Zeilenaktivierungs-(RAS-)Zeitumfasst der Befehl/Adresse die Zeilenadresse A14–A0 der zwei Bank-ID-Bits miteinem digitalen Wert BA0 = 1 und BA1 = 1. Daher ist die Bank-IDdie digita le Zahl „11", um Bank 3 des Chipszu adressieren. Dies ist die normale Vierbankoperation aus einerVierbank-Speichersteuerung.
    [0030] InAbschnitt II von Diagramm C wird ein Achtbankchip durch eine Achtbanksteuerungbetrieben. Abschnitt II ist wiederum eine normale Operation einerAchtbankoperation aus einer Achtbanksteuerung, insofern, dass dreiBank-ID-Bits BA0, BA1, BA2 vorliegen. In Abschnitt II ist BA0 =1, BA1 = 1 und BA2 = 0, so dass die Bank-ID-Adresse 011 ist, undBank 3 des Achtbankchips ausgewähltwird. Es wird darauf hingewiesen, dass die ZEILEN-Adresse ein Bitweniger ist als fürden Vier-Bank-Chip von Abschnitt I, aufgrund des Vorhandenseinsdes zusätzlichenBank-ID-Bits BA2.
    [0031] AbschnittIII von Diagramm C stellt denselben Achtbankchip aus Abschnitt IIdar, der mit einer Vierbanksteuerung betrieben wird, die die BefehlsadressenA0–A14und die Bank-ID-Bits BA0 und BA1 jeweils mit einem Wert einer digitalen1 erzeugt. Durch den Entwurf des Chips wird die Chip-MRS-Modussteuerungeingestellt, um anzuzeigen, dass nur ein externer Vierbanksteuerungseingangder zwei Bank-ID-BitsBA0, BA1 verfügbarist. Der Chip weist eine Bankumwandlungslogik auf, die ein Zeilenadressbitzwischenspeichert, das als ein anderes Bank-ID-Bit verwendet wird,bei diesem Beispiel das BA2-Bit. Durch internes Verwenden von dreiBankadressbits BA0 = 1, BA1 = 1 und BA2 = 0 (Bit BA2 ist die AdresseA14 zur Zeilen-Adresszeit), wird der digitale Zahlenwert „011", oder 3, erzeugt,und Bank 3 des Chips wird auf einem Achtbank-DRAM-Chip ausgewählt, ansprechendauf Anweisungen von einer externen Vierbanksteuerung.
    [0032] Derzwischengespeicherte Wert von A14 wird allein als BA2 bei einernachfolgenden Operation verwendet, für dieselbe ZEILE, wie z. B.READ/WRITE-(Lese/Schreib-)Befehle oder ein Vorladebefehl (precharge).Da nachfolgende Befehle in derselben ZEILE durch die BA0- und BA1-Bank-ID-Bitsangezeigt werden, und nur vier Banken aus Sicht der externen Speichersteuerungvorliegen, erfordert die Implementierung auf dem Chip nur vier BA2-Latches.
    [0033] 3 ist ein Diagramm des relevantenTeils der Chipschaltungsanordnung zum Ausführen der Erfindung, wie inAbschnitt III von Diagramm C dargestellt ist. 3 ist teilweise eine Kombination derSchaltungen von 1 und 2, in denen das Adressregister 30 verwendetwird, um die Eingangs-Adress/Bank-ID für einen Chip 100 mitacht Banken bereitzustellen, wie in 2. 3 stellt das Chipadressregister 30 zuder Zeit des Aktivieren-(ACT-) Befehls dar. Der Steuerabschnitt 20, 22, 24,Bezug nehmend auf 1–2, liefert das MRS-Modussteuerbit,und zwar der Befehlsdecodierungslogik sowie der DRAM-Steuerlogik.In diesem Fall zeigt der MRS-Modus an, dass eine Vierbankeingabein einen Achtbank-DRAM intern benötigt wird und die Umwandlungslogikdes Chips 100 betrieben wird. Die Umwandlungslogik kannin das Befehlsregister 30 eingelagert sein. Dies wird nachfolgenderklärt.
    [0034] Beidem ACT-Befehl wandelt das Adressregister 30 die Eingabeder Adressbits A14–A0und der Bank-ID-Bits BA0, BA1 in eine Ausgabe auf dem Chipadressbusum, von A0–A13und BA0, BA1 und BA2 (aus A14). Die Bits A0–A13, wobei das Bit A14 entferntwurde, schreiten direkt fort zu dem Zeilenadressmultiplexer 44.Die Bank-ID-Bits BA0, BA1 werden an einen 2:4-Decodierer 102 angewendet,dessen Ausgabe die Latch-„Einstellungs"-Eingabe in einender vier Latches R0, R1, R2 und R3 ist. Jeder der Latches R0, R1,R2 und R3 empfängtdas Bit A14, das erzeugt wird, wie durch den MRS 60 angewiesenwurde. Die Bank-ID-Bits BA0, BA1 zusammen mit BA2 = A14 aus einemder Latches R0–R3werden an die Bankadresslogikschaltung 34 angewendet, diedie gewünschteBank der acht Banken 12-0 bis 12-7 auswählt.
    [0035] 4 zeigt den Spaltenaktivierungsbefehlssatz(CAS), bei dem das Adressregister A0–A9, A11 und die zwei Bank-ID-Bits BA0, BA1 empfängt. DieChiplogik des Registers 30 sendet Adressbits A9–A0 undA11 zu der Spaltenadresslogikschaltung 46. Ein Multiplexer 103 (MUX)erzeugt das Bank-ID-Bit BA2 des zwischengespeicherten A14-Wertsaus einem der vier Latches R0, R1, R2, R3 durch Verwenden der Decodierungvon BA0 und BA1 als die Steuerung. Die Bank-ID-Bits BA0, BA1 und BA2 werden an dieBankadresslogikschaltung 34 angewendet, um die gewünschte Bankder acht Speicherbanken auszuwählen.
    [0036] Während dieErfindung im Hinblick auf das Verwenden von einem der Zeilenadressbitsals das zusätzlicheBank-ID-Bit beschrieben wurde, kann ebenfalls ein Spaltenadressbitverwendet werden, wenn die Chiplogik entsprechend entworfen ist.Ferner, währenddie Erfindung im Hinblick auf das Betreiben eines Chips mit achtSpeicherbanken von einer externen Steuerung beschrieben wurde, dieentworfen ist, um einen Chip mit vier Speicherbanken zu betreiben,kann die Erfindung gemäß der allgemeinenFormel ausgedehnt werden 2n+m wobein = die Anzahl von Bank-ID-Bits des MRS erzeugt ansprechend aufdie Befehle aus der externen Steuerung, und m = die Anzahlvon Zeilen- (oder Spalten-)Adressbit(s), die als die zusätzlichenBank-ID-Bit(s) verwendet werden.
    [0037] SpezifischeMerkmale der Erfindung sind in einer oder mehreren der Zeichnungenausschließlichder Zweckmäßigkeithalber gezeigt, da jedes Merkmal mit anderen Merkmalen gemäß der Erfindungkombiniert werden kann. Andere Ausführungsbeispiele werden durchFachleute auf dem Gebiet erkannt und sollen in den Schutzbereichder Ansprücheaufgenommen sein.
    权利要求:
    Claims (9)
    [1] Speicherchip (100), der folgende Merkmaleaufweist: eine Mehrzahl von Speicherbanken (12-0 bis 12-7),die jeweils eine Mehrzahl von Banken aus Speicherzellen enthalten,die in Zeilen und Spalten angeordnet sind; eine Schaltung,die auf Befehle von einer externen Steuerung (60) anspricht,zum Erzeugen eines Modusregistersatzes (24) aus Bankidentifikationsbits,Zeilenadressbits und Spaltenadressbits, um eine Speicherzelle ineiner der Mehrzahl von Speicherbanken (12-0 bis 12-7)auszuwählen,um eine Befehlsfunktion fürdie ausgewählteSpeicherzelle zu liefern; und ein Adressregister (30),das die Bankidentifikationsbits und die Zeilen- und Spaltenadressbitsempfängtund zumindest eines der Zeilenadressbits oder der Spaltenadressbitsals ein zusätzlichesBankidentifikationsbit verwendet, um die Anzahl von Speicherbankenzu erhöhen,aus der eine Auswahl von einer der Mehrzahl von Speicherbanken getroffenwerden kann.
    [2] Speicherchip (100) gemäß Anspruch 1, bei dem das Adressregister(30) eines der Zeilenadressbits als das zusätzlicheBankidentifikationsbit verwendet.
    [3] Speicherchip (100) gemäß Anspruch 1, bei dem der Chipacht Speicherbanken (12-0 bis 12-7) aufweist unddie Modusregisterschaltung zwei Bankidentifikationsbits ansprechendauf die Befehle von der externen Steuerung (60) erzeugt,um die Auswahl von einer der vier Speicherbanken zu ermöglichen,wobei das zusätzlicheerzeugte Adressregister-Bankidentifikationsbit die Auswahl von einerder acht Speicherbanken auf dem Chip ermöglicht.
    [4] Speicherchip (100) gemäß einem der Ansprüche 1 bis3, bei dem der Modusregistersatz n Bankidentifikationsbits erzeugt,wobei n eine ganze Zahl ist und das Adressregister ein Bankidentifikationsbithinzufügt, uminsgesamt 2n+1 Bankidentifikationsbits zuergeben.
    [5] Speicherchip (100) gemäß einem der Ansprüche 1 bis4, bei dem eines der Zeilen- oder Spaltenadressbits als ein Bankidentifikationsbitverwendet wird und das Adressregister ferner folgende Merkmale aufweist: eineMehrzahl von Latch-Schaltungen, die jeweils das eine der Zeilen-oder Spaltenadressbits empfangen; und einen Decodierer zumEmpfangen der Bankidentifikationsbits des Modusregistersatzes zumAuswählen,welche der Mehrzahl von Latch-Schaltungen zwischengespeichert werdensoll, um das eine der Zeilen- oder Spaltenadressbits während einesAktivierungsbefehls des Modusregistersatzes zu speichern.
    [6] Speicherchip (100) gemäß Anspruch 5, bei dem das Adressregister(30) ferner folgendes Merkmal aufweist: einen Multiplexerzum Empfangen der Bankidentifikationsbits des Modusregistersatzes(24) und zum Erzeugen einer Ausgabe, um die Latch-Schaltungauszuwählen,die mit dem gespeicherten der Zeilen- oder Spaltenadressbits zwischengespeichertwird.
    [7] Speicherchip (100) gemäß einem der Ansprüche 1 bis6, der 2n+m Speicherbanken aufweist, wobein und m jeweils eine ganze Zahl sind, die aus einer externen Steuerungarbeitet, die einen Modusregistersatz erzeugt, der n Bankidentifikationsbitsaufweist, und wobei das Adressregister m zusätzliche Bankadressbits erzeugt.
    [8] Verfahren zum Auswählen einer Speicherzelle ineinem Chip (100), der eine Mehrzahl von Speicherbanken(12-0 bis 12-7) aufweist, wobei in jeder derselbeneine Mehrzahl von Speicherzellen in Zeilen und Spalten angeordnetist, das, wenn es eine externe Steuerung verwendet, die Befehleerzeugt, um einen Chip zu betreiben, der eine geringere Anzahl vonSpeicherbanken aufweist, folgende Schritte aufweist: Liefernvon Befehlen von der Steuerung, um einen Modusregistersatz aus Bankidentifikationsbits,die der Auswahl von einer der geringeren Anzahl von Speicherbankenentsprechen, Zeilenadressbits und Spaltenadressbits zu erzeugen;und Verwenden von einem der Zeilenadressbits oder Spaltenadressbitsdes Modusregistersatzes als ein zusätzliches Bankidentifikationsbit,um die Auswahl von einer der Mehrzahl von Speicherbanken zu ermöglichen.
    [9] Verfahren gemäß Anspruch8, bei dem eines der Zeilenadressbits des Modusregistersatzes alsdas zusätzlicheBankidentifikationsbit verwendet wird.
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    同族专利:
    公开号 | 公开日
    CN1598964A|2005-03-23|
    CN100424782C|2008-10-08|
    US6674684B1|2004-01-06|
    DE102004027121B4|2015-07-02|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    2005-01-13| OP8| Request for examination as to paragraph 44 patent law|
    2007-10-11| 8127| New person/name/address of the applicant|Owner name: QIMONDA AG, 81739 MUENCHEN, DE |
    2015-03-04| R016| Response to examination communication|
    2015-03-12| R018| Grant decision by examination section/examining division|
    2015-06-08| R082| Change of representative|Representative=s name: WILHELM & BECK, DE |
    2015-06-08| R081| Change of applicant/patentee|Owner name: INFINEON TECHNOLOGIES AG, DE Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE Owner name: POLARIS INNOVATIONS LTD., IE Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE |
    2015-10-13| R081| Change of applicant/patentee|Owner name: POLARIS INNOVATIONS LTD., IE Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 85579 NEUBIBERG, DE |
    2015-10-13| R082| Change of representative|Representative=s name: WILHELM & BECK, DE |
    2016-04-05| R020| Patent grant now final|
    2017-01-03| R119| Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee|
    优先权:
    申请号 | 申请日 | 专利标题
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